Verilogな俺

例大祭が終わって、ひとまずは一段落といったところですが、来月はワークショップも大⑨州祭も控えているので、気は抜けません。

ワークショップの日は刻々とせまってきており、プレゼンの準備を進めています。

回路の動きを説明したいので、どういう風に動作してたかなーっと、久しぶりにModelSimを起動してシミュレーションを行っていました。

そしたら、ちょっとヤバイ感じが出てきました・・・。

というのは、色々いじってたら正確な値が出なくなってしまったのです。ワーオ。

バックアップしてたはずなんですが、そのファイルがどこにあるかわからない。

動かなくなってしまった原因は、おそらくassign文の回路ブロックだと思うのですが・・・。

出力ラインは、FFにつながっていて、FFはステートごとにその出力を例の回路ブロックに入れて・・・

みたいにしているのですが、いかんせん頭が働かないｗ

これはもう一回書き直すかな〜。

そういえば、複数のシステムをひとつのハードで設計する場合、ボトムアップよりかトップダウンの流れのほうがいいというコラムを読みました。

僕の場合は、今回の研究はボトムアップで行っていたのですが・・・むむむ。

でも、下から設計しないと不安なんだよなー。上だけできていってもなー。結局下で躓くし・・・。

まぁ、顔は老けていますが、まだ若造なんで経験あるのみですかね？